Hi, I am in the middle of a design and had no problem going back and forth between schematics and layout. Now I am getting the error message below. I am using Cadence 17.2.

ERROR: Layout database has probably been reverted to an earlier version than that, which was used in the latest flow or the schematic database was synchronized with another board.

The basecopy file generated by the last back-to-front flow not found.

ERROR: Layout database has probably been reverted to an earlier version than that, which was used in the latest flow or the schematic database was synchronized with another board.

The basecopy file generated by the last back-to-front flow not found.

Error: CMFBC-1: The schematic and the layout constraints were not synchronized as the changes done since the last sync up could not be reconciled. Syncing the current version of the schematic or layout databases with a previous version would result in this issue. The  constraint difference report is displayed.

Continuing with "changes-only" processing may result in incorrect constraint updates.

Thanks for your input

Claudia

Hello all,

We are designing a backplane and in the design we are using some custom prefixes using the Advance Annotation tool. When annotating the occurances I get the following error:

ERROR(ORDBDLL-1224): The total number of components for prefix J0C exceeds the range supplied for it.
Increase the End value of the range.

Thanks in advance for the help

--Tom

Hi,

I have a new customer that uses Allegro Design entry HDL for the schematic and have a few questions.

1. How do you get pin/gate swaps into the symbols in the schematic ?

2. How do you transfer them to the pcb editor ?

3. How do you back annotate the swaps from the pcb editor to the schematic ?

4. How do you stop the export/Import physical from updating the constraints in the pcb file ? 

I'm trying to set up a VHDL-AMS simulation, so I made a new cell, selected the vhdlamstext type, and copied some example from the web. But when I hit the save and compile button, I first got the following NOLSTD error:

https://www.edaboard.com/showthread.php?27832-Simulating-a-VHDL-design-in-ldv5-1

So I added said file to my cds.lib and tried again. But now I'm getting this:

ncvhdl_p: *F,DLUNNE: Can't find STANDARD at /cadappl/ictools/cadence_ic/6.1.7.721/tools/inca/files/STD.

If I go over to the Library Browser, it indeed shows that the library is completely empty. Properties show it has the following files attached.

In the file system I've also found a STD.src folder. Is there a way to recompile the library properly? Supposedly this folder includes precompiled versions, but looks like not really.

Hello,

I am trying to import multiple verilog modules defined in a single file with "`define" directive in the top using Verilog In. The code below is an example of what my file contains.

When I use the settings below to import the modules into a library, it imports it correctly but completely ignores all `define directive; hence when I simulate using any of the modules below the simulator errors out requesting these variables.

My question: Is there a way to make Verilog In consider `define directives in every module cell created? 

Code to be imported by Cadence Verilog In:

--------------------------------------------------------

`timescale 1ns/1ps
`define PROP_DELAY 1.1
`define INVALID_DELAY 1.3

`define PERIOD 1.1
`define WIDTH 1.6
`define SETUP_TIME 2.0
`define HOLD_TIME 0.5
`define RECOVERY_TIME 3.0
`define REMOVAL_TIME 0.5
`define WIDTH_THD 0.0

`celldefine
module MY_FF (QN, VDD, VSS, A, B, CK);

inout VDD, VSS;
output QN;
input A, B, CK;
reg NOTIFIER;
supply1 xSN,xRN;
buf IC (clk, CK);
and IA (n1, A, B);
udp_dff_PWR I0 (n0, n1, clk, xRN, xSN, VDD, VSS, NOTIFIER);
not I2 (QN, n0);

wire ENABLE_B ;
wire ENABLE_A ;
assign ENABLE_B = (B) ? 1'b1:1'b0;
assign ENABLE_A = (A) ? 1'b1:1'b0;

specify
$setuphold(posedge CK &&& (ENABLE_B == 1'b1), posedge A,  `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_B == 1'b1), negedge A, `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_A == 1'b1), posedge B, `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_A == 1'b1), negedge B, `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$width(posedge CK,1.0,0.0,NOTIFIER);
$width(negedge CK,1.0,0.0,NOTIFIER);
if (A==1'b0 && B==1'b0)
(posedge CK => (QN:1'bx)) = (1.0, 1.0);
if (A==1'b1 && B==1'b0)
(posedge CK => (QN:1'bx)) = (1.0, 1.0);
if (B==1'b1)
(posedge CK => (QN:1'bx)) = (1.0,1.0);

endspecify

endmodule // MY_FF
`endcelldefine

`timescale 1ns/1ps
`celldefine
module MY_FF2 (QN, VDD, VSS, A, B, CK);

inout VDD, VSS;
output QN;
input A, B, CK;
reg NOTIFIER;
supply1 xSN,xRN;
buf IC (clk, CK);
and IA (n1, A, B);
udp_dff_PWR I0 (n0, n1, clk, xRN, xSN, VDD, VSS, NOTIFIER);
not I2 (QN, n0);

wire ENABLE_B ;
wire ENABLE_A ;
assign ENABLE_B = (B) ? 1'b1:1'b0;
assign ENABLE_A = (A) ? 1'b1:1'b0;

specify
$setuphold(posedge CK &&& (ENABLE_B == 1'b1), posedge A,  `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_B == 1'b1), negedge A,  `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_A == 1'b1), posedge B,  `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$setuphold(posedge CK &&& (ENABLE_A == 1'b1), negedge B,  `SETUP_TIME, `HOLD_TIME, NOTIFIER);
$width(posedge CK,1.0,0.0,NOTIFIER);
$width(negedge CK,1.0,0.0,NOTIFIER);
if (A==1'b0 && B==1'b0)
(posedge CK => (QN:1'bx)) = (1.0, 1.0);
if (A==1'b1 && B==1'b0)
(posedge CK => (QN:1'bx)) = (1.0, 1.0);
if (B==1'b1)
(posedge CK => (QN:1'bx)) = (1.0,1.0);

endspecify

endmodule // MY_FF2
`endcelldefine

--------------------------------------------------------

I am using the following Cadence versions:

MMSIM Version: 13.1.1.660.isr18

Virtuoso Version: IC6.1.8-64b.500.1

irun Version: 14.10-s039

Spectre Version: 18.1.0.421.isr9

Hello,

I am using ultrasim Version 18.1.0.314.isr5  64bit 03/26/2019 06:33 (csvcm20c-2).

When I run my netlist, ultrasim is blocked in the first DC stage and takes forever. Then it will fail or never progress. I am using a 22nm BSIMBULK model. I tried to tune different accuracy and convergence aids options but noting works.

 When I run the same netlist with spectre it works fine with no problem.

Also, If I use another model (not BULKSIM), ultrasim will work and converge with no problem.

My first feeling is that ultrasim has a problem with using BSIMBULK model.

Could you please advice,

Thank you,

Kotb

I put some stimulus in the simulation file section : 

_vpd_data_enb (pu_data_enb 0) vsource wave=[0 0 1n 0 1.015n vcchbm 3n vcchbm] dc=0 type=pwl
_vpu_data_enb (pd_data_enb 0) vsource dc=pu_enb type=dc

I get the following error. 

ERROR (OSSGLD-18): The command character after '[' in the NLP expression '[0 0 1n 0 1.015n vcchbm 3n vcchbm] dc=0 type=pwl

' is not a valid

character. The command character is the first character after '[' in the NLP

expression. It must be '?', '!', '#', '$', 'n', '@', '.', '~' or '+'. Enter a

valid character as the command character.

si: simin did not complete successfully.

I dont see anything wrong with the stimulus syntax

Typically, analog designers verify their AMS IP in schematic driven, interactive environment, while SoC designers use a UVM SystemVerilog testbench ran from a command line. In our last MS blog, we talked about automation for reusing SystemVerilog testbench by analog designers in order to verify AMS IP in exactly same context as in its SoC integration, hence reducing surprises and unnecessary iterations.

But, what about other direction: selecting proper AMS IP views for SoC Verification? Manually export netlist from Virtuoso and then manually assemble together all of the files for use with in command line driven flow? Often, there are multiple views for the same instance (RNM, analog behavioral model, transistor netlist). Which one to pick? Who is supposed to update configuration files? We often work concurrently and update the AMS IP views frequently. Obviously, manually selecting correct and most up-to-date AMS IP views for SoC Verification is tedious and error prone. Thanks to Cadence Innovation, there is a better way!

Cadence has developed a Command-Line IP Selector (CLIPS) product as part of the Virtuoso^® environment, which:

• Bridges the gap between MS SoC command-line setup and the Virtuoso-based analog mixed-signal configuration
• Allows seamless importing of AMS IP from the Virtuoso environment into an existing digital verification setup
• Provides a GUI-based and command-line use model, flexible to fit into an existing design flow methodologyCLIPS reads MS SoC command (irun) files, identifies required AMS IP modules, uses Virtuoso ADE setup files to properly netlist required modules, and pulls the AMS IP out of the Virtuoso environment. All necessary files are properly extracted/prepared and package as required for the MS SoC command line verification run. CLIPS setup can be saved and rerun as a batch process to ensure the latest IP from the hierarchy is being simulated.

For more details, please see CLIPS Rapid Adoption Kit at Cadence Online Support page

Cadence_SPB_17.4-2019 + Matlab R2019a

请参考本文档中的步骤进行操作

1，打开BJT_AMP.opj

2，设置Matlab路径

3，打开BJT_AMP_SLPS.slx

4，打开后，设置PSpiceBlock，出现或CEFSimpleUI.exe停止工作

5，添加模块

6，相同

7，打开pspsim.slx

8，相同

9，打开C： Cadence Cadence_SPB_17.4-2019 tools bin

orCEFSimpleUI.exe和orCEFSimple.exe

10，相同

我想问一下如何解决，非常感谢！

پوری دنیا میں کوروناوائرس (Coronavirus) کا خوف ہے۔ لوگ گھروں سے باہر نکلنے میں بھی ڈر رہے ہیں لیکن ایسالگ رہا ہے کہ پاکستان (Pakistan) کے لوگوں کوکوروناوائرس کا کوئی ڈر نہیں ہے۔

میگھالیہ (Meghalaya) میں کوروناوائرس (Coronavirus) سے جان گنوانے والے پہلے شخص 69 سالہ ایک ڈاکٹر کو موت کے 36 گھنٹے بعد جمعرات کو یہاں دفنا دیا گیا۔ ایک قبرستان نے کوروناوائرس سے جان گنوانے والے لوگوں کی لاشوں کو دفنانے کیلئے پی پی ای نہیں ہونے اور مقامی لوگوں کی مخالفت کا حوالہ دیتے ہوئے ڈاکٹر کی بدھ کو آخری رسوم کرنے سے انکار کردیا تھا۔

شہزادی بسمہ نے ٹویٹر اکاونٹ پر لکھا جیسا کہ آپ جانتے ہیں کہ فی الحال میں الحائر جیل میں کسی جرم کے بغیر سزا کاٹ رہی ہوں ، میری صحت اس حد تک بگڑ رہی ہے کہ اس سے میری موت تک ہوسکتی ہے ۔

لاک ڈٓاون کی خلاف ورزی کرنے پر پولیس نے ان لوگوں کو حراست میں لے لیا ۔ حالانکہ بعد میں انہیں چھوڑ بھی دیا گیا ، لیکن ایمبولنس ڈرائیور کو پولیس نے ضرور گرفتار کرلیا اور اس کی گاڑی بھی ضبط کرلی ۔

visit News18 Urdu for latest news, breaking news, news headlines and updates from Zunheboto on politics, sports, entertainment, cricket, crime and more.

મહેસાણાઃ મહેસાણામાં આવેલ નાગલપુર કોલેજમાં એક તરફી પ્રેમમાં યુવકે વિદ્યાર્થીની પર એસિડ વડે હુમલો કર્યો છે. ત્યારે એસિડ એટેક તરનાર હાર્દિક પ્રજાપતીની પોલીસે ધરપકડ કરી છે. તેણે કોલેજમાં ફસ્ટયરમાં અભ્યાસ કરતી વિદ્યાર્થીની પર હુમલો કરાયો કર્યો હતો.

ایک رپورٹ کے مطابق ڈپارٹمینٹ آف ہیومن سروس نے جنم کی شرح کا ڈاٹا رلیز کیا تھا جس کے مطابق بچوں کو جنم دینے والے 22 مرد ٹرنسجینڈر تھے۔ حالانکہ سال 2009 تک اس سلسلے میں کوئی اعدادوشمار سامنے نہیں آیا تھا۔ بچوں کو جنم دینے کے ساتھ ہی ان مردوں کا 228 کی اس فہرست میں شامل ہوگیا جس میں گزشتہ ایک دہائی میں بچوں کو جنم دینے والے لوگوں کے نام درج تھے۔

حسین جہاں کا ایک ویڈیو سوشل میڈیا پر فینس کافی پسند کررہے ہیں ، جس میں وہ ڈانس کررہی ہیں ۔

حکومت نے کہا ہے کہ یہ سہولت ادائیگی کی بنیاد پر مہیا کرائی جائےگی ۔ ان شہریوں کو لانے کیلئے خصوصی مسافر پروازوں کا انتظام کیا جائےگا ۔

ملزم ٹیچر نے ایسے چیٹس کی جانکاری ہونے پر طلبہ و طالبات کو وارننگ دی ہے کہ وہ پولیس میں شکایت کرے گا ۔

visit News18 Urdu for latest news, breaking news, news headlines and updates from Jyotiba Phoole Nagar on politics, sports, entertainment, cricket, crime and more.

#સાબરકાંઠા જિલ્લાના બહુચર્ચિત રૂ.55 લાખના પુસ્તક કૌભાંડમાં ચોંકાવનારી વિગતો સામે આવી છે. આ મામલે આરોપી ક્લાર્કની ધરપકડ કરાતાં રિમાન્ડ દરમિયાન અન્ય સ્ફોટક માહિતી સામે આવી છે. ચકચારી આ કૌભાંડમાં કચેરીના અધિકારી અને અન્ય કર્મચારીઓ પણ સંકળાયેલા હોવાનું પોલીસ તપાસમાં ખુલવા પામ્યું છે.

કિમ જોંગ અને તેમના બે બોડી ડબલ એક મિસાઇલ લોન્ચ દરમિયાન નજરે પડ્યા હતા.

વડોદરાઃ વડોદરામાં પ્રથમ વખત રાજય સરકારના ઉર્જા અને પેટ્રોકેમિકલ્સ વિભાગ અને એફજીઆઈના સંયુકત ઉપક્રમે 6 થી 10 ઓકટોબર દરમિયાન સ્વીચ 2016 પ્રદર્શન યોજાશે.ઈલેકટ્રીકલ્સ એન્જીનીયરીંગ અને નાવીન્યપૂર્ણ શોધ સંદર્ભે આતંરરાષ્ટ્રીય સ્વીચ પ્રદર્શન યોજાશે.

આ ઠંડીના વાતાવરણ વચ્ચે એક શ્વાનની તસવીર સોશિયલ મીડિયા પર વાયરલ થઈ રહી છે, જે લોકોનું હૃદય ઓગાળવા માટે પૂરતી છે.

આ વખતની રમત પ્રતિયોગિતામાં અમેરિકન યુવતીઓની રમત આકર્ષનું કેન્દ્ર રહી હતી

મહિલા બાથરૂમ ગઇ તો સિંક પર હતો 8 ફૂટનો અજગર

કોટાના નિતિન શાકાહારી જૈન પરિવારના છે એટલે લગ્નની દાવતમાં કંઈ જ માંસાહારી કે નોન વેજિટેરિયન બની શકે નહીં. એટલે મોટો પ્રશ્ન એ હતો કે તાઈવાનથી આવેલા મહેમાનોને એવું શું પિરસવામાં આવે કે દાવતની લીજ્જત માણી શકે અને માંસાહારની ઉણપ પણ ન લાગે.

આ મગર ઈન્ડોનેશિયાના સુલાવેસી પ્રાંતના પાલૂ શહેરમાં છે. તેના ગળામાં આ બાઈકનું ટાયર છેલ્લા ચાર વર્ષ એટલે કે 2016થી ફસાયું છે. પરંતુ હજી સુધી કોઈએ તેને કાઢવાની હિંમત નથી કરી.

આ યુવકો લૂણકરણસર વિસ્તારના લોકોને પરેશાન કરવા, યુવતીઓ અને મહિલાઓ સાથે અભદ્ર વર્તન કરવાનો આરોપ છે. કિન્નર બનીને બંને યુવકો લોકોને પરેશાન કરીને રુપિયા પડાવી રહ્યા હતા.

ઘડિયાળની આ તસવીર કેમ વાયરલ થઈ તેનું કારણ જાણશો તો તમે પણ વખાણ કર્યા વગર નહીં રહી શકો

આ 6 વર્ષની બિલાડી ઇન્સ્ટાગ્રામ પર ખૂબ જ પોપ્યુલર છે.

આ ઘટના વાંચી તમને પણ થશે કે શું પ્રાણીઓને પણ આટલી સમજ પડતી હશે?

એક સંગ્રહાલયમાં સીરિયલ કિલર Peter Kurtenનું કાપેલું માથું રાખવામાં આવ્યું છે.

શિયાળામાં ઠંડીની શરૂઆત થતા જ લોકોના ઘરમાં લીલી હળદરનું શાક બને છે. લોકો આ શાકને બાજરીના રોટલા સાથે ખાય છે. જેના ફાયદા પણ અનેક છે. તમે પણ આ સ્વાસ્થ્યવર્ધક લીલી હળદરનું ગ્રેવીવાળું શાક બનાવાવની Recipe નોંધી લો.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Kottayam on politics, sports, entertainment, cricket, crime and more.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Faridkot on politics, sports, entertainment, cricket, crime and more.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Pudukkottai on politics, sports, entertainment, cricket, crime and more.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Coimbotore on politics, sports, entertainment, cricket, crime and more.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Thoothkudi on politics, sports, entertainment, cricket, crime and more.

visit News18 Urdu for latest news, breaking news, news headlines and updates from Rajkot on politics, sports, entertainment, cricket, crime and more.